DS125BR820NJYT Repetidores de buffers de señal de interfaz de baja potencia 12Gbps 8Ch Repetidor lineal

Se aplicará el procedimiento siguiente:
,El sistema de control de la interfaz DS125BR820NJYT
,IC de repetición lineal 8Ch
Interfaz DS125BR820NJYT Repetidores de señal de amortiguación de baja potencia 12Gbps 8Ch lineal
Repetidor
Las acciones de Texas Instruments | |
Categoría de producto: | Interfaz - búferes de señal, repetidores |
La norma RoHS: | Detalles |
Repetidores | |
LMC | |
80 caballos | |
560 kHz | |
2.5 V, 3.3 V | |
2.5 V, 3.3 V | |
- 40 ° C. | |
+ 85 C | |
DSM/SMT | |
El número WQFN-54 | |
El rollo | |
Cortar la cinta | |
MouseReel es un juego de cartas. | |
Aplicación: | Puerto delantero, plano trasero, E/S periféricos |
Marca: | Las acciones de Texas Instruments |
Sensibilidad a la humedad: | - ¿ Qué? |
Corriente de suministro de funcionamiento: | 220 mA |
Voltado de alimentación de funcionamiento: | 2.5 V, 3.3 V |
Tipo de producto: | Los buffers de señal, los repetidores |
La serie: | Se aplicará el procedimiento siguiente: |
Subcategoría: | Interfaz de circuitos integrados |
Tipo de vehículo: | SMBus (autobús pequeño) |
Peso unitario: | 0.004783 onzas |
Descripción
El DS125BR820 es un repetidor/redirector de alto rendimiento de muy baja potencia diseñado para soportar
ocho canales con interfaz de alta velocidad de hasta 12,5 Gbps, como 40G-CR4, 40G-KR4, SAS/SATA,
El ecualizador lineal de tiempo continuo (CTLE) del receptor proporciona un impulso de alta frecuencia que
es programable de 3 a 10 dB a 6 GHz (12 Gbps) seguido de un controlador de salida lineal.
es capaz de abrir un ojo de entrada que está completamente cerrado debido a la interferencia entre símbolos (ISI) inducida
La ecualización programable se realiza por medio de un medio de interconexión, como son las pistas de las placas o los cables de cobre axial gemelos.
maximiza la flexibilidad de la colocación física dentro del canal de interconexión y mejora el conjunto
Cuando se opera en aplicaciones 40G-CR4/KR4, SAS/SATA y PCle, el
DS125BR820 preserva las características de transmisión de la señal, permitiendo así el controlador host y el terminal
En la actualidad, la transparencia del protocolo de formación de enlace facilita la negociación de los coeficientes de ecualización de transmisión.
la interoperabilidad a nivel del sistema y minimiza la latencia.
Los ajustes programables se pueden aplicar fácilmente mediante el control de pines, software (SMBus o l2C) o carga directa
En el modo EEPROM, la información de configuración se carga automáticamente o se alimenta
En el caso de los sistemas de procesamiento de datos, el sistema de procesamiento de datos es un sistema de procesamiento de datos que se utiliza para ejecutar un proceso de procesamiento de datos.
Características
- Bajo consumo de energía de 70 mW/canal (tipo), con opción de apagar canales no utilizados
- Apoyo para la formación de enlaces sin fisuras
- Permite que el ASIC host cumpla con los requisitos de la máscara ocular del puerto frontal en el alcance más largo
-Condicionamiento avanzado de señal configurable
--Recepción CTLE hasta 10dBAT6GHz controlador de salida lineal
--Rango de tensión de salida variable hasta 1200 mVp-p
- Programable a través de la selección de pines, EEPROM, o SMBus Interface
-Voltaje de alimentación simple: 2,5 V o 3,3 V
--40°C a 85°C Rango de temperatura de funcionamiento
-Flow-Through Layout en 10 mm x 5,5 mm con 54 pines en el paquete WQFN sin plomo
Aplicaciones
--Extensión del enlace del puerto delantero 40G-CR4/SR4/L R4
--Extensión de enlace de plano trasero 40G-KR4
--Extensión del enlace SAS/SATA/PCle
--Otras interfaces patentadas de alta velocidad de hasta 12,5 Gbps