MPC8536ECVJAULA Microprocesador MPU Potencia QUICC de 32 bits de potencia Arco SoC
MPC8536ECVJAULA El tratamiento de las células de la célula
,MPC8536ECVJAULA Unidad de microprocesador
,MPU mordido 32 del microprocesador
MPC8536ECVJAULA Microprocesadores - MPU Power QUICC SoC de arco de potencia de 32 bits
| N-X-P | |
| Categoría de producto: | Microprocesadores - Unidad MPU |
| La norma RoHS: | Detalles |
| e500 | |
| 1 Núcleo | |
| 32 bits | |
| 1.333 GHz | |
| Las condiciones de las pruebas de seguridad se determinarán en el anexo III. | |
| 32 kB | |
| 32 kB | |
| 1 V | |
| DSM/SMT | |
| - 40 ° C. | |
| + 105 C | |
| Envases | |
| Marca: | Semiconductores N-X-P |
| Voltagem de entrada y salida: | 1.5 V, 1.8 V, 2.5 V, 3.3 V |
| Tipo de instrucción: | Punto flotante |
| Tipo de interfaz: | Las aplicaciones de los sistemas operativos de los Estados miembros incluidos en el anexo II se considerarán compatibles con el mercado interior. |
| Instrucción de caché L2 / memoria de datos: | 512 kB |
| Tipo de memoria: | Cache L1/L2 |
| Número de temporizadores/contadores: | 1 temporizador |
| Serie de procesadores: | Se aplicará el procedimiento siguiente: |
| Tipo de producto: | Microprocesadores - Unidad MPU |
| Subcategoría: | Microprocesadores - Unidad MPU |
| Tiempo de vigilancia: | No hay temporizador de perro guardián |
| Parte # Alias: | 935320311557 |
| Peso unitario: | 0.132976 onzas |
• Núcleo e500 de 32 bits de alto rendimiento, escalable hasta 1,5 GHz, que implementa el sistema Power
Arquitectura y tecnología
Dirección física de 36 bits
APU de punto flotante incorporado de doble precisión utilizando operandos de 64 bits
- APU de punto flotante de precisión única vectorial y escalar integradas que utilizan operandos de 32 o 64 bits
Unidad de gestión de la memoria (MMU)
• Caché L1/L2 integrado
¢ Cache L1 ¢ Datos de 32 Kbyte y instrucciones de 32 Kbyte
¢ Cache L2 ¢512-Kbyte (asosiativo de conjunto de 8 vías)
• Controlador de memoria DDR2/DDR3 SDRAM con soporte completo de ECC
¢ Reloj de hasta 333 MHz (tasa de transmisión de datos de 667 MHz)
Soporte de hasta 16 Gbytes de memoria principal
¢ Utilizando ECC, detecta y corrige todos los errores de un solo bit y detecta todos los errores de dos bits y todos los errores
dentro de un bocado
¢ Invocar un nivel de gestión de la energía del sistema afirmando la señal MCKE SDRAM en el vuelo para poner
la memoria en un modo de sueño de baja potencia
¢ Opciones tanto de hardware como de software para soportar la memoria principal con batería
• Motor de seguridad integrado (SEC) optimizado para procesar todos los algoritmos asociados con IPsec, IKE,
El objetivo de este programa es mejorar la calidad de la información de los usuarios y mejorar la calidad de la información.
El motor XOR para el control de paridad en las aplicaciones de almacenamiento RAID
• Interfaces periféricas en serie mejoradas (eSPI)
• Dos controladores Ethernet de tres velocidades mejorados (eTSEC) con soporte SGMII
Apoyo de tres velocidades (10/100/1000 Mbps)
¢ dos IEEE Std 802.3®, IEEE 802.3u, IEEE 802.3x, IEEE 802.3z,
Controlladores compatibles con los sistemas IEEE 802.3ac, IEEE 802.3ab y IEEE Std 1588TM
¢ Soporte para varias interfaces físicas Ethernet: GMII, TBI, RTBI, RGMII, MII, RGMII, RMII y SGMII
Apoyar las características de aceleración y QOS de TCP/IP
Reconocimiento de direcciones MAC y soporte de estadísticas RMON
¢ Apoyar el análisis ARP y la generación de eventos de alerta basados en los resultados del análisis mientras se está en profundidad
modo de reposo
Apoyar la aceptación y almacenamiento de paquetes en modo de sueño profundo
• Interfaces de alta velocidad (multiplexadas) que admiten:
¢ Tres interfaces PCI Express
¢ Compatible con la norma PCI Express 1.0a
¢ Una interfaz x8/x4/x2/x1 de PCI Express
¢ Dos puertos x4/x2/x1, o, ¢ Un puerto x4/x2/x1 y dos puertos x2/x1
Dos controladores Serial ATA (SATA) soportan las tasas de datos SATA I y SATA I
• Controlador compatible con PCI 2.2
• Tres controladores de doble función de bus serial universal (USB) cumplen con la revisión 2 de las especificaciones USB.0
• Bus local mejorado (eLBC) de 133 MHz y 32 bits con controlador de memoria
• Controlador de host digital seguro mejorado (eSDHC) utilizado para la interfaz de tarjetas SD/MMC
capacidad de la eSDHC
• Controlador DMA integrado de cuatro canales
• Soporte para dos I2C y dos receptores/transmisores asíncronos universales (DUART)
• Controlador de interrupción programable (PIC)
• Gestión de la energía, baja potencia de espera
Apoya el modo Doze, Nap, Sleep, Jog, y Deep Sleep
¢ Actividad de la red local, conexión USB o activación remota, GPIO, temporizador interno o externo
evento de interrupción
• Monitor de rendimiento del sistema
• Compatible con el estándar IEEE Std 1149.1TM, escaneo de límites JTAG
• Paquete FC-PBGA de 783 pines, de 29 mm × 29 mm
