MAX3782UTK+TD ADI DUAL 1.25Gbps Circuitos integrados de transmisores y receptores
El número de unidad de control
,Se aplicará el método de cálculo de las emisiones de gases de efecto invernadero.
,Circuitos integrados de transceptores
MAX3782UTK+TD ADI DUAL 1.25Gbps Circuitos integrados de transmisores y receptores
| Dispositivos analógicos Inc. | |
| Categoría de producto: | DDA por día |
| Marca: | Dispositivos analógicos / Maxim integrados |
| La serie: | Se trata de un |
Descripción
El MAX3782 es un transceptor dual de 1.25Gbps para el retraso de datos y la recuperación de reloj.
Datos y reloj LVDS a una interfaz serial de 1,25 Gbps compatible con 1000Base-SX/LX (IEEE 802.3z-2000)
Las normas, GBIC, y las recomendaciones de interfaz de módulo con pequeño factor de forma enchufable (SFP).
el transmisor y el receptor diferenciales son compatibles con PECL utilizando una interfaz CML acoplada con chip
La ruta de transmisión convierte el LVDS en una red de transmisión de luz de alta velocidad.
La sección del transmisor contiene un reloj de referencia de baja vibración.
Los buffers LVDS, FIFO, multiplicador de reloj y buffers de salida CML.
un canal de datos serie y un reloj de doble velocidad de datos (DDR) de 625 MHz compatibles con IEEE Std
Las especificaciones de 1596-1996 de CC. Los datos LVDS en serie se cronometran en el FIFO en ambos bordes de la banda de 625 MHz
Los datos se extraen del FIFO utilizando un reloj interno de 1,25 GHz derivado de
Los datos de serie son entonces marcados como CML diferencial.
la señalización CML al LVDS y los bloqueos en el flujo de datos para recuperar el reloj sincrónico de fuentes (RCLK).
La sección de recepción contiene un buffer de entrada CML, circuito de recuperación de reloj y buffers de salida LVDS.
acepta un flujo de datos serie de CML. El ciclo bloqueado por fase de recuperación de reloj (PLL) se bloquea en el flujo de datos entrante
Los bordes de RCLK están en el centro del ojo.
de los datos RDAT.
