CY7C1411KV18-250BZXC SRAM - IC de memoria QDR II síncrona de 36 Mbit paralelo a 250 MHz

CY7C1411KV18-250BZXC SRAM - Memoria QDR II sincrónica IC paralela de 36 Mbit

Sistemas de control de velocidad de 250 MHz

Descripción

El CY7C1411KV18, el CY7C1426KV18, el CY7C1413KV18 y el CY7C1415KV18 son sincrónicos de 1,8 V

La arquitectura QDR II consiste en dos puertos separados:

El puerto de lectura y el puerto de escritura para acceder a la matriz de memoria.

El puerto de escritura tiene entradas de datos dedicadas para soportar operaciones de lectura y escritura.

La arquitectura QDR II tiene entradas y salidas de datos separadas para eliminar por completo la necesidad de

El bus de datos que existe con los dispositivos comunes de E/S. Cada puerto se puede acceder a través de un

Las direcciones para las direcciones de lectura y escritura están fijadas en los bordes ascendentes alternativos del bus de direcciones.

Los accesos a los puertos de lectura y escritura del QDR II son independientes entre sí.

Para maximizar el rendimiento de los datos, los puertos de lectura y escritura están equipados con interfaces DDR.

La ubicación está asociada con cuatro palabras de 8 bits (CY7C1411KV18), palabras de 9 bits ((CY7C1426KV18), palabras de 18 bits

(CY7C1413KV18), o palabras de 36 bits (CY7C1415KV18) que se desprenden secuencialmente del dispositivo.

Debido a que los datos pueden ser transferidos dentro y fuera del dispositivo en cada borde ascendente de ambos relojes de entrada

(K y K y Cand C), se maximiza el ancho de banda de la memoria y se simplifica el diseño del sistema mediante la eliminación

bus ¥turnarounds.La ampliación de profundidad se logra mediante la selección de puertos, lo que permite que cada puerto funcione.

Todas las entradas síncronas pasan por registros de entrada controlados por los relojes de entrada K o K.

Todas las salidas de datos pasan a través de registros de salida controlados por el C o C (o K o K en un solo dominio de reloj)

Las escrituras se realizan con circuitos de escritura sincronizados en el chip.

Características

■ Puertos de datos de lectura y escritura independientes

¢ Apoya las transacciones concurrentes

■ Reloj de 333 MHz para un ancho de banda elevado

■ Explosión de cuatro palabras para reducir la frecuencia del bus de direcciones

■ Interfaces de doble velocidad de datos (DDR) tanto en puertos de lectura como de escritura (transferencia de datos a 666 MHz) a 333 MHz

■ Dos relojes de entrada (K y K) para un cronometraje DDR preciso

¢ La SRAM sólo utiliza bordes ascendentes

■ Dos relojes de entrada para los datos de salida (C y C) para minimizar las discrepancias entre el movimiento del reloj y el tiempo de vuelo

■ Los relojes de eco (CQ y CQ) simplifican la captura de datos en sistemas de alta velocidad

■ Bus de entrada de direcciones múltiplexado único, cerraduras de direcciones para puertos de lectura y escritura

■ Selección de puertos separados para la ampliación de la profundidad

■ Escrituras sincronizadas con cronometraje interno

■ QDR® II funciona con una latencia de lectura de 1,5 ciclos cuando DOFF está declarado alto

■ Funciona de manera similar al dispositivo QDR I con una latencia de lectura de 1 ciclo cuando DOFF se afirma BAJO

■ Disponible en configuraciones × 8, × 9, × 18 y × 36

■ Coherencia completa de los datos, proporcionando los datos más recientes

■ VDD del núcleo = 1,8 V (±0,1 V); VDDQ de E/S = 1,4 V a VDD

■ Disponible en paquete FBGA de 165 bolas (13 × 15 × 1,4 mm)

■ Se ofrece en paquetes libres y no libres de Pb

■ Buffers de salida HSTL con accionamiento variable

■ Puerto de acceso de prueba compatible con JTAG 1149.1

■ circuito bloqueado por fase (PLL) para la colocación precisa de datos