IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sincronización SRAM 3.3v Circuitos integrados IC
IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sincronización de SRAM 3.3v
| El ISSI | |
| Categoría de producto: | La SRAM |
| La norma RoHS: | Detalles |
| 9 Mbit | |
| 256 k x 36 | |
| 3.1 ns | |
| 200 MHz | |
| En paralelo | |
| 3.465 V | |
| 3.135 V | |
| 275 mA | |
| - 40 ° C. | |
| + 85 C | |
| DSM/SMT | |
| TQFP-100: las condiciones de los productos | |
| El tubo | |
| Marca: | El ISSI |
| Tipo de memoria: | DEG |
| Sensibilidad a la humedad: | - ¿ Qué? |
| Número de puertos: | 4 |
| Tipo de producto: | La SRAM |
| La serie: | Se aplicará el método siguiente: |
| 72 | |
| Subcategoría: | Memoria y almacenamiento de datos |
| Tipo de vehículo: | Sincronizado |
| Peso unitario: | 0.023175 onzas |
Descripción
el ISSI IS61LPS/VPS25636A, el IS61LPS25632A,
El IS64L PS25636A y el IS61LPS/VPS51218A tienen un alto nivel de
RAMS estático síncrono de baja potencia diseñado para velocidad
El objetivo de este sistema es proporcionar una memoria explosiva de alto rendimiento para
Las aplicaciones de comunicación y redes.
VPS25636A e IS64L PS25636A están organizados como
262El IS61LPS25632A es
organizado como 262.144 palabras por 32 bits.
VPS51218A está organizado como 524.288 palabras por 18 bits.
Fabricado con la avanzada tecnología CMOS de ISST,
el dispositivo integra un contador de explosiones de 2 bits, de alta velocidad
El núcleo de SRAM, y las salidas de capacidad de alta unidad en un solo
Todos los inputs sincrónicos pasan a través de
los registros controlados por un único disparador de borde positivo
entrada de reloj.
Los ciclos de escritura son automáticos internamente e iniciados por
el borde ascendente de la entrada del reloj.
de uno a cuatro bytes de ancho como controlado por el control de escritura
las entradas.
Los bytes separados permiten escribir bytes individuales.
La operación de escritura de byte se realiza utilizando el byte
entrada de escritura habilitada (BWE) combinada con una o más
Además, Global ha desarrollado una serie de sistemas de transmisión de datos para las señales de escritura de bytes individuales (BWx) y para las señales de escritura de bytes individuales (BWx).
Write (GW) está disponible para escribir todos los bytes a la vez,
independientemente de los controles de escritura de byte.
Las ráfagas se pueden iniciar con cualquiera de los ADSP (Address Status)
Procesador) o ADSC (controlador de caché de estado de dirección)
Las direcciones de salida posteriores pueden ser generadas por
La dirección de acceso a la red es la dirección de acceso a la red, la dirección de acceso a la red y la dirección de acceso a la red.
el pin de entrada.
El pin de modo se utiliza para seleccionar la secuencia de explosión o-
der, se consigue un estallido lineal cuando este pin está atado BAJO.
Interleave estallido se logra cuando este pin está atado alto
o dejado flotando.
Características
● Ciclo de escritura automático interno
●Control de escritura por byte individual y escritura global
●Control de reloj, dirección registrada, datos y
control
●Control de la secuencia de explosión mediante entrada MODE
●Tres chips permiten la opción de expansión de profundidad simple.
Posición y dirección de tuberías
●Input y salida de datos comunes
●Apagado automático durante la deselección
●Deshacer la opción de ciclo único
●Modo de espera de energía reducida
●Escaneo de límites de JTAG para el paquete BGA
●Alimentación eléctrica
LPS:VoD 3.3V 土5%, VoDa 3.3V/2.5V 土5%
VPS:VDD 2.5V土5%, VoDo 2.5V土5%
●JEDEC QFP de 100 pines, BGA de 119 bolas y 165-
Envases BGA de bolas
●Disponible sin plomo
