CY7C1360S-166AXC SRAM 9Mb 166Mhz 256K x 36 circuitos integrados de SRAM por tubería IC
CY7C1360S-166AXC SRAM 9Mb 166Mhz 256K x 36 SRAM por conducto
| CIPRES | |
| Categoría de producto: | La SRAM |
| La norma RoHS: | Detalles |
| 9 Mbit | |
| 256 k x 36 | |
| 3.5 ns | |
| 166 MHz | |
| En paralelo | |
| 3.6 V | |
| 3.135 V | |
| 0 C | |
| + 70 C | |
| DSM/SMT | |
| Se aplicará el procedimiento siguiente: | |
| Envases | |
| Marca: | CIPRES |
| Tipo de memoria: | DEG |
| Sensibilidad a la humedad: | - ¿ Qué? |
| Tipo de producto: | La SRAM |
| La serie: | El número de unidades de producción será el siguiente: |
| Subcategoría: | Memoria y almacenamiento de datos |
Descripción funcional
La CY7C1360C/CY7C1362C SRAM integra 262.144 x 36 y 524.288 x 18 células SRAM con avanzada
circuitos periféricos síncronos y un contador de dos bits para el funcionamiento de ráfaga interna.
Las entradas sincrónicas son controladas por registros controlados por una entrada de reloj (CLK) activada por borde positivo.
incluye todas las direcciones, todas las entradas de datos, Chip habilitado para la tubería de direcciones (CE1), Chip habilitado para la expansión de profundidad
(CE2 y CE3), entradas de control de explosión (ADSC, ADSP y ADV), habilitaciones de escritura (BWX y BWE) y Global
Las entradas asíncronas incluyen el Output Enable (OE) y el pin ZZ.
Las direcciones y el chip habilitados se registran en el borde ascendente del reloj cuando cualquiera de los procesadores de dirección Strobe
(ADSP) del controlador de direcciones (ADSC) están activas.
generado según lo controlado por el pin de adelanto (ADV).
Dirección, entradas de datos y controles de escritura se registran en el chip para iniciar un ciclo de escritura automático.Esta parte
soporta operaciones de escritura de byte (consulte las descripciones de pines y la tabla de verdad para más detalles).
ser de uno a dos o cuatro bytes de ancho como controlado por el Byte Write entradas de control. GW cuando activa LOW causa
todos los bytes a escribir.
El CY7C1360B/CY7C1362B funciona desde una fuente de alimentación del núcleo de +3.3V mientras que todos los cortes pueden funcionar con
Todas las entradas y salidas son compatibles con la norma JEDEC JESD8-5.
Características
• Soporta el funcionamiento del bus hasta 250 MHz
• Las velocidades disponibles son 250, 200 y 166 MHz
• Entradas y salidas registradas para el funcionamiento de tuberías
• Fuente de alimentación del núcleo de 3.3 V
• operación de entrada y salida de 2,5 V/3,3 V
• Tiempos rápidos de reloj a salida
¢ 2,8 ns (para el dispositivo de 250 MHz)
¥ 3,0 ns (para el dispositivo de 200 MHz)
¢ 3,5 ns (para el dispositivo de 166 MHz)
• Proporcionar una tasa de acceso 3-1-1-1 de alto rendimiento
• Contador de ráfagas seleccionable por el usuario que admite secuencias de ráfagas intercaladas o lineales Intel® Pentium®
• Estrobos de dirección separados del procesador y del controlador
• Escrituras sincronizadas con tiempo automático
• Habilitar la salida asíncrona
• Deseleccionar el chip de ciclo único
• Se ofrece en paquetes TQFP de 100 pines sin plomo, BGA de 119 bolas y fBGA de 165 bolas
• TQFP disponible con capacidad de 3 chips y capacidad de 2 chips
• Escaneo de límites compatible con el IEEE 1149.1 JTAG
• Opción de modo de reposo
